该技术已申请专利。仅供学习研究，如用于商业用途，请联系技术所有人。

1.本实用新型的实施例涉及一种半导体装置，且特别是涉及一种具有二维材料作为通道层的晶体管、半导体装置及半导体结构。


背景技术：

2.半导体集成电路(integrated circuit，ic)行业经历了快速增长。ic材料和设计的技术进步产生了数代ic，其中每一代的电路都比上一代更小且更复杂。在ic演进过程中，功能密度(即每个芯片面积互连的装置的数量)普遍增加，而几何尺寸(即可用制造工艺创建的最小构件或线)已减小。这种按比例缩小的工艺通常会藉由提高生产效率和降低相关成本来提供好处。然而，这种缩放也增加了半导体工艺的复杂性。因此，要实现ic和装置的持续进步，就需要在半导体工艺和技术方面取得类似的进步。


技术实现要素：

3.本实用新型的实施例提供一种晶体管，其包括栅极结构、下伏于所述栅极结构并包括二维材料的通道层、侧向地与所述栅极结构间隔开并侧向地设置在所述通道层旁边的源极/漏极接触件以及侧向地插设于所述栅极结构和所述源极/漏极接触件之间的间隙壁。
4.本实用新型的实施例提供一种半导体装置，其包括栅极结构、侧向地与所述栅极结构间隔开的源极/漏极接触件、下伏于所述栅极结构的内部部分的通道层、以及下伏于所述栅极结构的外部部分并与所述通道层邻接的中间接触图案，所述中间接触图案的内部侧壁与所述通道层接触，所述中间接触图案的外部侧壁与所述源极/漏极接触件接触，其中所述中间接触图案包括第一二维材料。
5.本实用新型的实施例提供一种半导体结构，其包括半导体衬底、设置在所述半导体衬底上的晶体管以及底部介电层。晶体管包括栅极结构、下伏于所述栅极结构的通道层、下伏于所述栅极结构并侧向地与所述通道层邻接的中间接触图案以及侧向地耦接到所述中间接触图案的源极/漏极接触件，所述中间接触图案包括第一二维材料。底部介电层上覆于所述半导体衬底并将所述通道层和所述中间接触图案与所述半导体衬底分开。
6.基于上述，藉由在半导体结构的通道层和接点金属之间配置由二维材料制成的中间接触图案，半导体结构中由接点金属和通道层之间的费米能级钉札引起的接触电阻可藉由在栅极金属层处施加偏压以调节二维材料中的费米能级以用于电性掺杂目的来降低。半导体结构的栅极结构有内部部分和围绕内部部分的外部部分，其中内部部分设置在通道层的正上方并重叠通道层，并且外部部分设置在中间接触图案的正上方并重叠中间接触图案。依此方式，可从栅极采用由产生电位下降引起的电性掺杂，从而可以省略化学掺杂的步骤。
7.为让本实用新型的实施例的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
8.图1-18示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。
9.图19-36示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。
10.图37和38示出了根据各种实施例的在半导体衬底上形成的各种半导体装置的示意性剖视图。
11.图39-57示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。
12.图58、59和60示出了根据各种实施例的在半导体衬底上形成的各种半导体装置的示意性剖视图。
13.图61示出根据一些实施例的半导体结构的示意性剖视图。
14.附图标记说明
15.10：半导体结构；
16.11：半导体衬底；
17.11n：第一区；
18.11p：第二区；
19.11a：第一表面；
20.11b：第二表面；
21.12：底部介电层；
22.12gc：内部部分；
23.12gp：外部部分；
24.12pb：突出底部部分；
25.12t、101t、102t、103t、104t、113t、121t、122t、201t、203t、232t、1111t、2041t：厚度；
26.13：层间介电质(ild)层；
27.14：内连线结构；
28.15：接触垫；
29.16：钝化层；
30.17：导电端子；
31.17a：底部部分；
32.17b：顶盖部分；
33.100a、100b、100c、100d、100e、100f、100g、100h：半导体装置；
34.100m：存储单元结构；
35.101、201：下绝缘层；
36.101s、102s、103s、112s：外部侧壁；
37.102：中间接触图案；
38.102t、104t、111t、112t、113t、131t、132t、201a、232a、914t：顶面；
39.102w、203s、204s：内部侧壁；
40.103、203：上绝缘图案；
41.104：通道层；
42.104l、224l：侧向尺寸；
43.111：间隙壁；
44.112：接点刻蚀停止层；
45.112s、910s：侧壁；
46.112’：接点刻蚀停止膜；
47.113、142：介电层；
48.120n、120p、220n、220p：栅极结构；
49.120a：顶侧；
50.120b：底侧；
51.121、221：界面层；
52.122、222：栅极介电层；
53.123n、223n：第一功函数层；
54.123p、223p：第二功函数层；
55.124、224：栅极金属层；
56.124l：最大侧向尺寸；
57.130、230a、230b、230c、230d：接触件结构；
58.131：接点金属；
59.132、236、236’：接触插栓；
60.141：金属化图案；
61.204：通道图案；
62.204c：第一部分；
63.204p：第二部分；
64.204w、220w、232w、234w、236w：最大宽度；
65.220b：底面；
66.232：第一接点材料层；
67.233、233’：第三接点材料层；
68.234、234’：第二接点材料层；
69.910：虚设结构；
70.910t、910t’：第一沟渠；
71.912：第一介电层；
72.914：半导体层；
73.916：刻蚀停止层；
74.918：第二介电层；
75.920r：凹陷；
76.920t、920t’：第二沟渠；
77.922：第一牺牲层；
78.923：第二牺牲膜；
79.925：第三牺牲膜；
80.925h：接触孔；
81.1011：下绝缘材料；
82.1021：中间接触材料；
83.1022：中间接触材料图案；
84.1031、2031：上绝缘材料；
85.1032、2032：上绝缘材料图案；
86.1111：间隙壁膜；
87.1121：接点刻蚀停止材料；
88.1211、2211：界面材料；
89.1221、2221：栅极介电材料；
90.1231n、2231n：第一功函数材料；
91.1231p、2231p：第二功函数材料；
92.1241、2241：栅极材料；
93.2041：通道材料层；
94.2042：通道材料图案；
95.1201n、1201p、2201n、2201p：栅极材料结构；
96.9221、9231’、9231”：第一牺牲材料；
97.9231：第二牺牲材料；
98.9241：第一牺牲掩模层；
99.9241’、9241”、9261：第二牺牲掩模层；
100.9251：第三牺牲材料；
101.a-a’：直线；
102.m0：金属特征；
103.m1：金属层；
104.thk1：第一厚度；
105.thk2：第二厚度；
106.thk21：差值。
具体实施方式
107.以下揭露内容提供诸多不同的实施例或实例，用于实施本揭露的不同特征。下文阐述构件及排列的具体实例以简化本揭露。当然，这些仅为范例，其目的不在于限制本揭露范围。举例而言，在以下说明中第一特征形成于第二特征“之上”或形成于第二特征“上”，可包括第一特征与第二特征被形成为直接接触的实施例，亦可包括第一特征与第二特征之间形成有额外特征使得所述第一特征与所述第二特征不直接接触的实施例。另外，本揭露可在各个范例中重复使用组件编号及/或字母。这样的重复是为了简化及清晰描述本揭露，而非用以限定各种实施例及/或配置之间的关系。
108.此外，为了方便说明，本文中可能使用例如“位于
…
之下”、“位于
…
下方”、“下部的”、“位于
…
上方”、“上部的”等空间相对性用语来描述图中所示的一个组件或特征与另一
(其他)组件或特征的关系。除了图中所绘示的定向之外，所述空间相对性用语亦涵盖装置在使用或操作中的不同定向。设备可以具有其他定向(旋转90度或处于其他定向)，其所使用的空间相对性描述语亦可用同样的方式解读。
109.图1-18示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。参照图1，提供了包括第一区11n和第二区11p的半导体衬底11。在一些实施例中，第一区11n用于在其上形成n型装置(例如n型场效晶体管(n-type field effect transistors，n-fet))，而第二区11p用于在其上形成p型装置(例如p-fet)。做为另一种选择，第一区11n和第二区11p都用于形成相同类型的装置，例如两个区都作为n型装置或p型装置。在一些实施例中，半导体衬底11包括硅衬底(经掺杂的或未经掺杂的)或绝缘体上半导体(semiconductor-on-insulator，soi)衬底的有源层。半导体衬底11可包括其他半导体材料(例如锗)、化合物半导体材料(例如sic、gaas、gap、inp、inas及/或insb)、合金半导体材料(例如sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp)或其组合。可使用其他衬底(例如多层衬底或梯度衬底)。
110.在一些实施例中，在半导体衬底11的第一区11n和第二区11p上都形成底部介电层12。半导体衬底11可具有彼此相对的第一表面11a和第二表面11b，并且底部介电层12可形成在第一表面11a上。底部介电层12可提供半导体衬底11和上覆的装置结构之间的隔离。在一些实施例中，底部介电层12包括氮化物(例如sin)、氧化物(例如sio2)、氧氮化物(例如氧氮化硅)、高k介电质(例如al2o3、hfo2等)、其组合等，并可藉由化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)等形成。可选择底部介电层12中的厚度以优化上覆层相对于下方的半导体衬底11的对比度。举例来说，底部介电层12的厚度12t在约10nm到约10μm的范围内。
111.在一些实施例中，一层中间接触材料1021形成在底部介电层12之上，所述底部介电层12覆盖半导体衬底11的第一区11n和第二区11p两者之上。举例来说，下绝缘材料1011、中间接触材料1021和上绝缘材料1031中的各层依序地形成在半导体衬底11的第一区11n和第二区11p两者之上。做为另一种选择，如稍后将在其他实施例中描述般，可省略下绝缘材料1011及/或上绝缘材料1031。
112.在一些实施例中，下绝缘材料1011具有绝缘特性，可将下面的层与上面的层电性隔离。下绝缘材料1011可形成在底部介电层12上，以增强或改善上覆的层(例如中间接触材料1021)的黏附性。举例来说，下绝缘材料1011包括基于氧化物的材料(例如sio
x
、alo
x
等)、绝缘二维(two-dimensional，2d)材料(例如氮化硼(bn)等)或其他合适的绝缘材料。下绝缘材料1011可藉由cvd、pvd、ald等形成。下绝缘材料1011的厚度101t可在约0.5nm至约50nm的范围内。在一些实施例中，上绝缘材料1031的材料可与下绝缘材料1011的材料类似并可具有绝缘特性以将中间接触材料1021与随后形成的结构电性分离。举例来说，上绝缘材料1031包括结晶层(例如bn)并可藉由转移工艺产生。在一些实施例中，上绝缘材料1031包括介电材料(例如氧化铝(al2o3))并可藉由ald或其他合适的沉积工艺形成。上绝缘材料1031的厚度103t可以在约0.5nm至约50nm的范围内。
113.在一些实施例中，覆盖下绝缘材料1011的中间接触材料1021被上绝缘材料1031覆盖。中间接触材料1021可以是(或包括)具有狄拉克锥(dirac cone)的2d材料，例如单层石
墨烯、单层be3c2及/或类似物。可理解的是，二维材料是藉由化学键而结合在一起的单层材料。举例来说，一或数个单层石墨烯(monolayer of graphene)可藉由多种方法产生，例如外延生长(epitaxial growth)、cvd生长和机械剥离(mechanical exfoliation)等。在一些实施例中，已生长的石墨烯层被转移(例如从生长衬底或从块状石墨来源)到下绝缘材料1011上，以成为覆盖下绝缘材料1011的中间接触材料1021。举例来说，中间接触材料1021在晶片级的下绝缘材料1011的上部表面延伸。中间接触材料1021的厚度102t可在约0.5nm到约5nm的范围内。
114.参照图2并参照图1，多个虚设结构910可形成在半导体衬底11的第一区11n和第二区11p之上。举例来说，虚设结构910呈现鳍状结构，多个第一沟渠910t可将虚设结构910彼此分开。在一些实施例中，各个虚设结构910包括覆盖上绝缘材料1031的第一介电层912、覆盖第一介电层912的半导体层914、覆盖半导体层914的刻蚀停止层916和覆盖刻蚀停止层916的第二介电层918。
115.虚设结构910可藉由合适的制造技术形成。举例来说，第一介电材料、半导体材料、刻蚀停止材料和第二介电材料的各层藉由如cvd、pvd、ald等的任何合适的沉积制成依序地沉积在中间接触材料1021之上。举例来说，第一介电材料和第二介电材料可包括氧化物或其他合适的一或多种介电材料。在一些实施例中，在沉积第一介电材料之前，可在上绝缘材料1031上形成额外的一层刻蚀停止材料(例如sion)以将由氧化物基材料制成的上绝缘材料1031与第一介电材料分开。覆盖第一介电材料的半导体材料可包括任何合适的半导体材料(例如多晶硅等)。刻蚀停止材料可包括sin、sicn、sico、其组合等。接着，可去除第二介电材料、刻蚀停止材料、半导体材料和第一介电材料各层中的一部分以形成第一沟渠910t，所述第一沟渠910t在空间上将两个相邻的虚设结构910彼此分开。举例来说，第一沟渠910t可藉由一或数种刻蚀工艺来形成，例如干式刻蚀(如反应离子刻蚀(reactive ion etch，rie)、电感耦合等离子体(inductively coupled plasma，icp)刻蚀、电子回旋共振(electron cyclotron resonance，ecr)刻蚀、中性束刻蚀(neutral beam etch，nbe)及/或类似者。可使用其他合适的图案化工艺来形成第一沟渠910t。
116.参照图3并参照图2，可形成多个间隙壁膜1111以沿着虚设结构910的侧壁910s延伸。间隙壁膜1111可包括氧化物基的材料(例如sion、sicon等)。在一些实施例中，间隙壁膜1111包括低k介电材料，例如siocn、sicn等。间隙壁膜1111的介电常数(k)值可低于约3.5，且低于约3.2或甚至低于2.5。在一些实施例中，间隙壁膜1111被称为低k间隙壁。可使用其他合适的间隙壁材料。在一些实施例中，形成在各个虚设结构910的侧壁910s上的各个间隙壁膜111可具有从约2nm到约10nm的范围内的厚度1111t。
117.间隙壁膜1111可藉由在虚设结构910上并在第一区11n和第二区11p的第一沟渠910t中沉积间隙壁材料来形成，并且去除每个第一沟渠910t内的间隙壁材料的一部分，以形成至少部分覆盖虚设结构910的侧壁910的间隙壁膜1111。举例来说，执行刻蚀工艺(例如干式刻蚀)以去除间隙壁材料的所述部分。在一些实施例中，各个虚设结构910的侧壁910s的顶部部分(例如第二介电层918的侧壁的顶部部分)可在刻蚀工艺之后而被可触及地暴露出来。在一些实施例中，上绝缘材料1031的顶面中的部分可保持被第一沟渠910t以可触及的方式暴露出来。
118.参照图4并参照图3，可在虚设结构910和间隙壁膜1111上形成接点刻蚀停止材料
1121。接点刻蚀停止材料1121也可形成在第一沟渠910t内的上绝缘材料1031上。举例来说，接点刻蚀停止材料1121包括基于氮化物的材料(例如sin、sicn等)、碳化物(例如sic)、其组合或其他合适的刻蚀停止材料。接点刻蚀停止材料1121可毯覆式地覆盖虚设结构的未被间隙壁膜1111所遮盖的部分，并可毯覆式地形成在第一沟渠910t中。举例来说，接点刻蚀停止材料1121延伸到覆盖间隙壁膜1111的顶面和侧壁，并可进一步的覆盖在各个第一沟渠910t中未被间隙壁膜1111覆盖的上绝缘材料1031的顶面的部分。接着，可在接点刻蚀停止材料1121上形成第一牺牲材料9221。举例来说，第一牺牲材料9221包括氧化物(例如氧化硅)、氮化物(例如氮化硅)及/或任何合适的电性绝缘材料。根据一些实施例，因为第一牺牲材料9221最终可被移除，因此第一牺牲材料9221可被认为是牺牲件。
119.参照图5并参照图4，可执行一或数个平坦化工艺以形成具有半导体层914的各个虚设结构910’其具有可被触及地暴露出来的顶面914t。举例来说，平坦化工艺包括化学机械研磨(chemical mechanical polishing，cmp)工艺、机械研磨工艺、刻蚀工艺、其组合等。在一些实施例中，对第一牺牲材料9221进行第一平坦化工艺，直到刻蚀停止层916的顶面被可触及地显露出来。举例来说，可在第一平坦化工艺期间去除覆盖刻蚀停止层916的第二介电层918、覆盖第二介电层918的侧壁的间隙壁膜1111、以及依序覆盖第二介电层918的接点刻蚀停止材料1121和第一牺牲材料9221的部分。
120.在一些实施例中，可对刻蚀停止层916进行第二平坦化工艺，直到各个虚设结构910’的半导体层914的顶面914t被可触及地显露出来。举例来说，可在第二平坦化工艺期间去除刻蚀停止层916和覆盖刻蚀停止层916的侧壁的间隙壁膜1111的一部分。间隙壁膜1111、接点刻蚀停止材料1121和第一牺牲材料9221的剩余部分可分别被视为间隙壁111、接点刻蚀停止膜112’和第一牺牲层922。在一些实施例中，间隙壁111的顶面、接点刻蚀停止膜112’的顶面和第一牺牲层922的顶面与半导体层914的顶面914t在工艺变化范围内是大致上齐平的(例如是共面的)。
121.参照图6并参照图5，可去除虚设结构910’以形成第二沟渠920t。举例来说，可执行一或数个刻蚀工艺以去除半导体层914和下伏的第一介电层912。举例来说，刻蚀工艺包括各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。在一些实施例中，先进行干式刻蚀工艺以去除大部分半导体层914，然后进行湿式刻蚀工艺以去除半导体层914的残留物。随后，可藉由刻蚀工艺去除第一介电层912，直到上绝缘材料1031被可触及地显露出来。
122.参照图7并参照图6，可在第一区11n和第二区11p的剩余结构上形成第二牺牲材料9231。在一些实施例中，第二牺牲材料9231毯覆式地形成在剩余结构和第二沟渠920t中。第二牺牲材料9231可覆盖间隙壁111的侧壁和上绝缘材料1031的顶面。在一些实施例中，第二牺牲材料9231还可覆盖间隙壁111、接点刻蚀停止膜112’及第一牺牲层922的顶面。举例来说，第二牺牲材料9231包括合适的介电材料、金属氧化物材料等，并可藉由cvd、pvd、ald或任何合适的沉积工艺来形成。
123.参照图8并参照图7，第一牺牲掩模层9241可形成在第二牺牲材料9231的一部分上，所述部分设置在第一区11n上。举例来说，第一牺牲掩模层9241沉积在第二牺牲材料9231上并在第一区11n上填满第二沟渠920t。在一些实施例中，第一牺牲掩模层9241包括光刻胶材料，所述光刻胶材料可保护在第一区11n上的下面的结构免受后续处理步骤(例如刻
蚀)的影响。接着，可藉由一或数种刻蚀工艺(例如干式刻蚀、湿式刻蚀、其组合等)去除第二区11p上的第二牺牲材料9231的部分以形成第二牺牲膜923。举例来说，可藉由干式刻蚀工艺去除形成在对应于第二区11p的第二沟渠920t内的第二牺牲材料9231中的底部部分。在一些实施例中，在刻蚀期间可去除形成在间隙壁111、接点刻蚀停止膜112’及第一牺牲层922的顶面上的第二牺牲材料9231的上部部分。在第二沟渠920t中且位于第二牺牲材料9231的底部部分下方的上绝缘材料1031的部分，以及在第二沟渠920t中且位于上绝缘材料1031的所述部分下方的中间接触材料1021的部分也可被刻蚀以在第二区11p上分别形成上绝缘材料图案1032和中间接触材料图案1022。中间接触材料图案1022可具有间隙1022g，其可以可触及的方式显露出在第二区11p上的下绝缘材料1011的顶面的部分。
124.参照图9并参照图8，可使用灰化工艺和湿式清洁工艺去除第一区11n上的第一牺牲掩模层9241以显露出第二牺牲材料9231。根据第一牺牲掩模层9241的材料特性，可使用其他合适的去除技术。接着，可在下绝缘材料1011上并在第二区11p上的中间接触材料图案1022的各个间隙1022g内形成通道层104。可使用选择性生长工艺或其他合适的沉积技术来形成通道层104。在一些实施例中，通道层104的生长可以是选择性的，而不会在其他材料上形成通道层104。在一些实施例中，中间接触材料图案1022连接到通道层104的侧壁，而覆盖中间接触材料图案1022的上绝缘材料1031没有连接到通道层104。举例来说，中间接触材料图案1022可从通道层104的侧面围绕通道层104。
125.在一些实施例中，通道层104包括2d材料。通道层104的材料可与邻接通道层104的中间接触材料图案1022的材料不同。合适的通道层104的示例包括一到数个单层的过渡金属二硫属化物(transition metal dichalcogenide，tmd)，例如mos2、ws2、wse2等。二维材料被称为厚度为数纳米或更小的物质。举例来说，由2d材料(例如tmd)制成的通道层104具有从约0.5nm到约10nm范围内的厚度104t。通道层104的厚度和围绕通道层104的中间接触材料图案1022的厚度可在工艺变化范围内是大致上相等的。藉由采用选择性生长工艺，可替代转移晶片级tmd材料的步骤，从而降低相关成本。在替代的实施例中，通道层104包括氧化物半导体材料，例如ingazno
x
(igzo)、in2o3、inwo
x
(iwo)、intio
x
(ito)等。在这类实施例中，由氧化物半导体材料制成的通道层104具有从约0.5nm到约20nm的厚度范围。
126.参照图10并参照图9，在第一区11n上的第二牺牲材料9231和在第二区11p上的第二牺牲膜923可被移除。举例来说，可执行一或数个刻蚀工艺(例如干式刻蚀、湿式刻蚀等)以去除在上绝缘材料1031上方和第二沟渠920t内的突出结构上的第二牺牲材料9231。在一些实施例中，用于湿式刻蚀的刻蚀剂包括氟化氢(hf)和氨(nh3)的组合、hf和四甲基氢氧化铵(tmah)的组合等。举例来说，干式刻蚀工艺包括rie、icp刻蚀、ecr刻蚀、nbe等。如图10所示，在移除第二牺牲材料9231和第二牺牲膜923之后，被第二牺牲材料9231覆盖的第一区11n上的层(例如上绝缘材料1031、间隙壁111、接点刻蚀停止膜112’和第一牺牲层922)以及被第二牺牲膜923覆盖的第二区11p上的层(例如上绝缘材料图案1032、间隙壁111、接点刻蚀停止膜112’和第一牺牲层922)可被可触及的方式暴露出来。
127.参照图11并参照图10，可在第一区11n和第二区11p的剩余结构上形成第三牺牲材料9251。第三牺牲材料9251的材料和形成工艺可类似于图7中所描述的第二牺牲材料9231。在一些实施例中，第三牺牲材料9251可毯覆式地形成在剩余结构上和第二沟渠920t内。举例来说，在第一区11n上的第二沟渠920t中形成的第三牺牲材料9251可与间隙壁111的侧壁
和上绝缘材料1031的顶面物理接触。在第二区11p上的第二沟渠920t中形成的第三牺牲材料9251可与间隙壁111的侧壁和上绝缘材料图案1032与通道层104的顶面物理接触。
128.参照图12并参照图11，第二牺牲掩模层9261可形成在第三牺牲材料9251的部分上，所述部分形成在第二区11p上。举例来说，第二牺牲掩模层9261沉积在第三牺牲材料9251上并填满在第二区11p上的第二沟渠920t。第二牺牲掩模层9261的材料和形成工艺可类似于图8中所描述的第一牺牲掩模层9241。接着，可藉由一或数种刻蚀工艺(例如干式刻蚀、湿式刻蚀、其组合等)去除在第一区11n上的第三牺牲材料9251中的部分以形成第三牺牲膜925。举例来说，可去除形成在间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面上的第三牺牲材料9251的上部部分。在对应于第一区11n的第二沟渠920t内形成的第三牺牲材料9251的底部部分也可藉由例如干式刻蚀工艺去除。在一些实施例中，可移除位于第三牺牲材料9251的底部部分之下与第一区11n的第二沟渠920t中的上绝缘材料1031的一部分以及位于上绝缘材料1031的所述部分之下与第一区11n的第二沟渠920t中的中间接触材料1021的部分，以分别在第一区11n形成上绝缘材料图案1032和带有间隙1022g的中间接触材料图案1022。举例来说，中间接触材料图案1022的间隙1022g可触及地暴露出在第一区11n上的下绝缘材料1011的顶面的部分。
129.参照图13并参照图12，通道层104可形成在下绝缘材料1011上并在第一区11n上的中间接触材料图案1022的各个间隙1022g内。在一些实施例中，在形成第三牺牲膜925之后和在第一区11n上形成通道层104之前，可藉由例如灰化工艺和湿式清洁工艺或其他合适的去除技术来去除覆盖第二区11p的第二牺牲掩模层9261。在第一区11n上形成的通道层104的材料和形成工艺可类似于在图9中所描述的在第二区11p上形成的通道层104。举例来说，通道层104的生长可以是选择性的，而不在其他材料上形成通道层104。通道层104可形成在第一区11n上的下绝缘材料1011上，中间接触材料图案1022可从通道层104的侧面围绕通道层104。通道层104不延伸连接到上覆于中间接触材料图案1022的上绝缘图案1032。藉由区域选择性生长技术在第一区11n和第二区11p上形成2d材料(例如tmd)作为通道层104，根据一些实施例，这允许在半导体衬底11上的指定位点合成n型和p型2d通道材料。
130.参照图14并参照图13，可移除在第一区11n上的第三牺牲膜925和在第二区11p上的第三牺牲材料9251以可触及的方式暴露出被第三牺牲膜925和第三牺牲材料9251覆盖的那些层。在一些实施例中，执行一或数个刻蚀工艺(例如干式刻蚀、湿式刻蚀等)以去除第三牺牲膜925和第三牺牲材料9251。举例来说，在移除第三牺牲膜925和第三牺牲材料9251之后，定义出第二沟渠920t和在第一区11n和第二区11p上的第二沟渠920t中的通道层104的顶面的间隙壁111的侧壁可被以可触及的方式显露出来。
131.参照图15并参照图14，多个栅极材料结构(1201n和1201p)可分别在第一区11n和第二区11p上的第二沟渠920t中形成。各个栅极材料结构(1201n或1201p)可包括几个层。举例来说，各个栅极材料结构(1201n或1201p)包括以共形的方式形成在对应的第二沟渠920t中并衬在间隙壁111的侧壁、上绝缘材料图案1032的顶面和侧壁以及通道层104的顶面上的界面材料1211。举例来说，界面材料1211包括绝缘2d材料(例如六方氮化硼(h-bn))、氧化物基材料(例如sio
x
、alo
x
等)等。界面材料1211可在各个第二沟渠920t中以大致均匀的厚度一起形成。界面材料1211的厚度121t可在约0.5nm到约2.0nm的范围内。在一些实施例中，各个栅极材料结构(1201n或1201p)包括在界面材料1211上毯覆式地形成的栅极介电材料1221。
举例来说，栅极介电材料1221包括氧化物(例如氧化硅)、高k介电材料(例如alo
x
、hfo
x
、zro
x
、hfzro
x
)、其组合等。栅极介电材料1221的厚度122t可在约1nm到约10nm的范围内。
132.在一些实施例中，第一区11n上的各个栅极材料结构1201n包括在栅极介电材料1221上毯覆式地形成的第一功函数材料1231n。举例来说，第一功函数材料1231n为n型功函数金属材料，其包括ti、al、tial、tialn、tialc、ta、tac、tacn、tasin等或其组合。在一些实施例中，第一功函数材料1231n包括tin、tan和tial的多层子层，其具体取决于设计要求。在一些实施例中，第二区11p上的各个栅极材料结构1201p包括在栅极介电材料1221上毯覆式地形成的第二功函数材料1231p。第二功函数材料1231p可与第一功函数材料1231n不同。举例来说，第二功函数材料1231p为p型功函数金属材料，其包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn等或其组合。在一些实施例中，第二功函数材料1231p包括tin、tan、tin和tial的多层子层，其具体取决于设计要求。在一些实施例中，各个栅极材料结构1201n(或1201p)包括形成在第一功函数材料1231n(或第二功函数材料1231p)上并填满对应的第二沟渠920t的栅极材料1241。栅极材料1241可包括cu、al、w、合金等或其组合。
133.参照图16并参照图15，可部分地去除各个栅极材料结构(1201n和1201p)以形成栅极结构(120n和120p)。在第一区11n上的各个栅极结构120n可包括界面层121、共形地衬在界面层121上的栅极介电层122、共形地衬在栅极介电层122上的第一功函数层123n和形成在第一功函数层123n上的栅极金属层124。第二区11p上的各个栅极结构120p可类似于第一区11n上的栅极结构120n，只是第一功函数层123n换成了第二功函数层123p。举例来说，藉由一或数个刻蚀工艺去除各个栅极材料结构(1201n和1201p)的顶部部分以形成凹陷920r。举例来说，间隙壁111的内部侧壁和对应的栅极结构(1201n或1201p)的顶面定义出凹陷920r。
134.在形成凹陷920r之后，可在各个栅极结构(120n和120p)的顶面上形成介电层113并填满凹陷920r。介电层113可作为顶盖层以保护下面的栅极结构免受后续工艺的影响。在一些实施例中，介电层113的形成包括在凹陷920r中以及在第一区11n和第二区11p两者上的突出结构的顶面上沉积合适的介电材料，并对介电材料执行平坦化工艺(例如cmp、机械研磨工艺、刻蚀工艺、其组合等)直到突出结构的顶面被可触及地显露出来。举例来说，介电层113包括氮化物基的材料(例如sicn、sin等)或其他合适的介电材料。在一些实施例中，介电层113的顶面113t与间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面是大致上齐平的(例如是共面的)。在一些实施例中，介电层113的厚度113t在约10nm到约100nm的范围内。
135.参照图17并参照图16，多个接触孔925h可形成在随后形成的源极/漏极接触件的预定位置处。举例来说，在第一区11n和第二区11p上的第一牺牲层922可藉由一或数个刻蚀工艺去除。在刻蚀期间，可去除下伏于第一牺牲层922的接点刻蚀停止膜112’的底部部分以形成接点刻蚀停止层112。在一些实施例中，接点刻蚀停止层112的侧壁112s是倾斜的，并且在间隙壁111的侧壁上的接点刻蚀停止层112的厚度可从间隙壁111的顶面到间隙壁111的底面逐渐增加。举例来说，接点刻蚀停止层112的厚度在约3nm到约50nm的范围内。在一些实施例中，在刻蚀过程中可去除下伏于接点刻蚀停止膜112’的底部部分的上绝缘材料图案1032、中间接触材料图案1022和下绝缘材料1011的叠层，以分别形成上绝缘图案103、中间接触图案102和下绝缘层101。举例来说，接触孔925h可以可触及的方式暴露出底部介电层
12的顶面的部分，并可以可触及的方式暴露出下绝缘层101的外部侧壁101s、中间接触图案102的外部侧壁102s和上绝缘图案103的外部侧壁103s。
136.参照图18并参照图17，可在第一区11n和第二区11p两者上的接触孔925h中形成多个接点金属131。接点金属131可包括ni、ti、tin、cr、ru等，并可在接触孔925h中以共形的方式形成。举例来说，在每个接触孔925h中的各个接点金属131形成在底部介电层12的顶面上并延伸以覆盖接点刻蚀停止层112、上绝缘图案103、中间接触图案102和下绝缘层101的外部侧壁(112s、103s、102s和101s)。在一些实施例中，上覆于底部介电层12的接点金属131的底部部分可比形成在接点刻蚀停止层112上的接点金属131中的侧壁部分更厚。做为另一种选择，接点金属131在接点刻蚀停止层112和底部介电层12上具有均匀的厚度。举例来说，接点金属131的厚度在约2nm到约20nm的范围内。
137.在一些实施例中，接触插栓132形成在接点金属131上并填满对应的接触孔925h。举例来说，接触插栓132包括w、cu、ru、其组合等。在一些实施例中，执行平坦化工艺(例如cmp、机械研磨工艺、刻蚀工艺、其组合等)以去除多余的材料。举例来说，接点金属131和接触插栓132的顶面(131t和132t)与介电层113的顶面113t、间隙壁111的顶面111t和接点刻蚀停止层112的顶面112t是大致上齐平的(或是共面的)。接触插栓132的厚度在约10nm到约100nm的范围内，其取决于下伏于接点金属131的底部部分的厚度。接点金属131和接触插栓132可统称为接触件结构。随着工艺前进到此，多个半导体装置(例如晶体管)100a形成在半导体衬底11之上。在一些实施例中，可在半导体装置100a上形成额外的特征及/或层以形成半导体结构，这将在后续结合图39进行描述。
138.继续参照图18，半导体装置100a包括形成在接点金属131之间的栅极结构(120n或120p)，其中接点金属131可作为源极/漏极金属。栅极结构(120n或120p)可位于通道层104和中间接触图案102上方，其中中间接触图案102侧向地围绕通道层104。举例来说，中间接触图案102的外部侧壁102s直接接触接点金属131，中间接触图案102的内部侧壁102w直接接触通道层104。在一些实施例中，半导体装置100a中的一条直线a-a’依序穿过接点金属131、中间接触图案102、通道层104、中间接触图案102和接点金属131。中间接触图案102和通道层104可形成在同一层并且由不同的材料制成(例如石墨烯和tmd的单层或石墨烯和氧化物半导体材料的单层)。藉由在通道层104和接点金属131之间配置由单层石墨烯制成的中间接触图案102，半导体装置100a中由接点金属和通道层之间的费米能级钉札(fermi level pinning)引起的接触电阻(contact resistance，rc)可藉由在栅极金属层124处施加偏压以调节石墨烯单层中的费米能级以用于电性掺杂目的来降低。
139.在一些实施例中，半导体装置100a的栅极结构(120n或120p)有内部部分12gc和围绕内部部分12gc的外部部分12gp，其中内部部分12gc设置在通道层104的正上方并重叠通道层104，并且外部部分12gp设置在中间接触图案102的正上方并重叠中间接触图案102。依此方式，可从栅极采用由产生电位下降(potential drop)引起的电性掺杂，从而可以省略化学掺杂的步骤。各个半导体装置100a的栅极结构(120n或120p)可具有大于通道层104的侧向尺寸104l(例如顶部宽度)的最大侧向尺寸(例如顶部宽度)。在一些实施例中，栅极金属层124的最大侧向尺寸124l(例如顶部宽度)大于通道层104的侧向尺寸104l。侧向尺寸104l可被认为是中间接触图案102的间距。在一些实施例中，栅极结构(120n或120p)包括连接介电层113的顶侧120a和连接通道层104的底侧120b，其中顶侧120a大致上比底侧120b更
宽。举例来说，栅极结构(120n或120p)的剖面为t形，其中栅极结构(120n或120p)的突出底部部分12pb着落在通道层104上。在一些实施例中，栅极结构(120n或120p)的底侧120b中的侧向尺寸大致上等于通道层104中的侧向尺寸104l。
140.图19-36示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。除非另有说明，否则这些实施例中的构件的材料和形成方法与在图1-18所示的实施例中用相同的附图标号所表示的类似的构件基本相同。
141.参照图19并参照图1，底部介电层12在第一区11n和第二区11p上都覆盖在半导体衬底11的第一表面11a上。在一些实施例中，中间接触材料1021直接设置在底部介电层12上。半导体衬底11、底部介电层12和中间接触材料1021可类似于图1中所描述的半导体衬底11、底部介电层12和中间接触材料1021。举例来说，与图1所示的结构相比，省略了下伏于中间接触材料1021的下绝缘材料1011和上覆于中间接触材料1021的上绝缘材料1031。
142.参照图20，虚设结构910可形成在半导体衬底11的第一区11n和第二区11p两者上，并且形成第一沟渠910t以将虚设结构910彼此分开。虚设结构910和第一沟渠910t可类似于图2中描述的虚设结构910和第一沟渠910t。举例来说，各个虚设结构910包括第一介电层912、半导体层914、刻蚀停止层916和第二介电层918的叠层。在一些实施例中，各个虚设结构910的第一介电层912与中间接触材料1021直接接触。
143.参照图21和图22，间隙壁膜1111可形成在第一区11n和第二区11p两者上的虚设结构910的侧壁910s上。举例来说，间隙壁膜1111与中间接触材料1021直接接触。间隙壁膜1111可类似于图3中描述的间隙壁膜1111。接着，可在虚设结构910和间隙壁膜1111上形成接点刻蚀停止材料1121，也可以共形的方式形成在第一沟渠910t中，如图22所示。举例来说，衬在间隙壁膜1111上的接点刻蚀停止材料1121可延伸以与各个第一沟渠910t中的中间接触材料1021直接接触。随后，第一牺牲材料9221可形成在接点刻蚀停止材料1121上并可填满在第一区11n和第二区11p两者上的第一沟渠910t。接点刻蚀停止材料1121和第一牺牲材料9221可类似于图4中所描述的接点刻蚀停止材料1121和第一牺牲材料9221。
144.参照图23并参照图22，第一牺牲材料9221、接点刻蚀停止材料1121、间隙壁膜1111和虚设结构910的部分可被去除以分别形成第一牺牲层922、接点刻蚀停止膜112’、间隙壁111和虚设结构910’。举例来说，可执行平坦化工艺直到半导体层914被可触及地显露出来。平坦化工艺可类似于图5中所描述的工艺。在一些实施例中，间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面在工艺变化范围内与半导体层914的顶面914t大致上是齐平的(例如是共面的)。
145.参照图24-25并参照图23，在第一区11n和第二区11p两者上的虚设结构910’的剩余部分可被移除以形成第二沟渠920t，其以可触及的方式暴露出曾被虚设结构910’覆盖的中间接触材料1021的部分。虚设结构910’的去除工艺可类似于图6中所描述的工艺。接着，第二牺牲材料9231可共形地形成在中间接触材料1021上的剩余结构上，也可共形地形成在第一区11n和第二区11p两者上的第二沟渠920t中。第二牺牲材料9231的形成可类似于图7中所描述的工艺。举例来说，第二牺牲材料9231覆盖了间隙壁111、接点刻蚀停止膜112’、第一牺牲层922的顶面。第二牺牲材料9231可沿着间隙壁111的侧壁延伸并与第二沟渠920t中的中间接触材料1021直接接触。
146.参照图26，可形成第一牺牲掩模层9241以覆盖对应于第一区11n的第二牺牲材料
9231的一部分，并可填满在第一区11n上的第二沟渠920t。接着，可移除在第二区11p上的第二沟渠920t内的第二牺牲材料9231的底部部分，以形成衬在第二区11p上的间隙壁111上的第二牺牲膜923，也可移除下伏于第二牺牲材料9231的底部部分的中间接触材料1021的一部分以形成中间接触材料图案1022。举例来说，可执行刻蚀工艺以去除第二牺牲材料9231和中间接触材料1021，直到在第二区11p上的第二沟渠920t内的底部介电层12的顶面被可触及地显露出来。当对第二区11p进行刻蚀工艺时，第一牺牲掩模层9241可作为刻蚀掩模。形成在第一区11n上的第一牺牲掩模层9241以及移除在第二区11p上的第二沟渠920t内的第二牺牲材料9231和中间接触材料1021可类似于图8中所描述的工艺。
147.参照图27并参照图26，可去除形成在第一区11n上的第一牺牲掩模层9241，然后可在第二区11p上的第二沟渠920t内的底部介电层12的被暴露出的表面上形成通道层104。举例来说，通道层104形成在第二区11p上的中间接触材料图案1022的间隙1022g中。在一些实施例中，通道层104的侧壁可直接接触中间接触材料图案1022的内部侧壁，而通道层104的底面可直接接触底部介电层12的顶面。举例来说，可控制通道层104的生长以具有与中间接触材料图案1022的厚度大致上相同的厚度。第一牺牲掩模层9241的去除和在第二区11p上的通道层104的形成可类似于图9中所描述的工艺。
148.参照图28-29并参照图27，可移除在第一区11n上的第二牺牲材料9231和在第二区11p上的第二牺牲膜923。移除工艺可类似于图10中所描述的工艺。接着，第三牺牲材料9251可共形地形成在剩余结构上并形成在第一区11n和第二区11p两者上的第二沟渠920t中。举例来说，第三牺牲材料9251覆盖通道层104，并且中间接触材料图案1022与通道层104侧向地邻接以作为保护。第三牺牲材料9251的形成可类似于图11中所描述的工艺。
149.参照图30并参照图29，可形成第二牺牲掩模层9261以覆盖在第二区11p上的第三牺牲材料9251的一部分，也可填满在第二区11p上的第二沟渠920t。接着，可移除在第一区11n上的第二沟渠920t内的第三牺牲材料9251的底部部分以形成衬在第一区11n上的间隙壁111上的第三牺牲膜925，也可移除下伏于第三牺牲材料9251的底部部分的中间接触材料1021的一部分以在第一区11n上形成中间接触材料图案1022。举例来说，可执行一或数个刻蚀工艺以去除第三牺牲材料9251和中间接触材料1021，直到在第一区11n上的第二沟渠920t内的底部介电层12的顶面被可触及地显露出来。当对第一区11n进行刻蚀工艺时，第二牺牲掩模层9261可作为刻蚀掩模。在第二区11p上形成第二牺牲掩模层9261以及移除在第一区11n上的第二沟渠920t内第三牺牲材料9251和中间接触材料1021可类似于图12中所描述的工艺。
150.参照图31并参照图30，可去除形成在第二区11p上的第二牺牲掩模层9261，然后可在第一区11n上的第二沟渠920t内的底部介电层12的被暴露出的表面上形成通道层104。举例来说，通道层104形成在中间接触材料图案1022的间隙1022g中。在一些实施例中，通道层104的侧壁可与中间接触材料图案1022直接接触，通道层104的底面可与底部介电层12直接接触。举例来说，可控制通道层104的生长，使得通道层104的顶面与中间接触材料图案1022的顶面大致上齐平。第二牺牲掩模层9261的去除和在第一区11n上形成通道层104可类似于图13中所描述的工艺。
151.参照图32并参照图31，可移除留在第一区11n上的第三牺牲膜925和留在第二区11p上的第三牺牲材料9251。移除工艺可类似于图14中所描述的工艺。通道层104的顶面和
与通道层104侧向邻接的中间接触材料图案1022的一部分可在第一区11n和第二区11p上的各个第二沟渠920t中被可触及地显露出来。在一些实施例中，通道层104的顶面104t和与顶面104t侧向地邻接的中间接触材料图案1022的顶面102t是大致上齐平且平面的。
152.参照图33并参照图32，栅极材料结构(2201n和2201p)可分别形成在第一区11n和第二区11p上的第二沟渠920t中。举例来说，在第一区11n上的各个栅极材料结构2201n包括衬在间隙壁111的侧壁及中间接触材料图案1022和通道层104的顶面(102t和104t)上的界面材料2211。各个栅极材料结构2201n可包括毯覆式地形成在界面材料2211上的栅极介电材料2221、毯覆式地形成在栅极介电材料2221上的第一功函数材料2231n、以及形成在第一功函数材料2231n上并填满对应的第二沟渠920t的栅极材料2241。在第二区11p上的各个栅极材料结构2201p可类似于第一区11n上的栅极材料结构2201n，只是第一功函数材料2231n被替换为不同于第一功函数材料2231n的第二功函数材料2231p。栅极材料结构(2201n和2201p)的材料和形成可类似于图15中描述的栅极材料结构(1201n和1201p)的材料和形成。
153.参照图34并参照图33，可部分地去除各个栅极材料结构(2201n和2201p)的顶部部分以形成栅极结构(220n和220p)，并且被去除的区域可成为被间隙壁111包围的凹陷920r。在第一区11n上的各个栅极结构220n可包括衬在间隙壁111的侧壁以及通道层104和中间接触材料图案1022的平坦顶面上的界面层221、衬在界面层221上的栅极介电层222、衬在栅极介电层222上的第一功函数层223n以及设置在第一功函数层223n上的栅极金属层224。在第二区11p上的各个栅极结构220p可类似于在第一区11n上的栅极结构220n，只是第一功函数层223n换成了第二功函数层223p。接着，介电层113可形成在各个栅极结构(220n和220p)的顶面上并填满凹陷920r。在一些实施例中，介电层113的顶面113t与间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面是大致上齐平的(例如是共面的)。栅极结构(220n和220p)的形成和介电层113的形成可类似于图16中所描述的工艺。
154.参照图35并参照图34，第一牺牲层922、下伏于第一牺牲层922的接点刻蚀停止膜112’的一部分、在第一区11n和第二区11p并下伏于接点刻蚀停止膜112’的所述部分的中间接触材料图案1022的一部分可藉由一或数个刻蚀工艺来去除，以形成接触孔925h。在一些实施例中，接点刻蚀停止膜112’的所述部分在刻蚀过程中被去除以形成具有倾斜侧壁的接点刻蚀停止层112。中间接触材料图案1022的所述部分可在刻蚀过程中被去除以形成围绕通道层104的中间接触图案102。底部介电层12中的顶面可在刻蚀后被显露出来。接触孔925h的形成可类似于图17中所描述的工艺。
155.参照图36并参照图35，接点金属131和接触插栓132可依序形成在第一区11n和第二区11p两者上的各个接触孔925h中。在一些实施例中，接点金属131共形地形成在接点刻蚀停止层112的侧壁、中间接触图案102的外部侧壁以及底部介电层12的顶面上。举例来说，中间接触图案102的外部侧壁直接接触接点金属131，中间接触图案102的内部侧壁直接接触通道层104。在形成接点金属131之后，接触插栓132可填满接触孔925h的剩余空间。接点金属131和接触插栓132的形成工艺可类似于图18中所描述的工艺。随着工艺前进到此，多个半导体装置(例如晶体管)100b形成在半导体衬底11之上。
156.继续参照图36的剖视图，半导体装置100b包括在接点金属131之间形成的栅极结构(220n或220p)，其中接点金属131可作为源极/漏极金属。侧向地覆盖栅极结构(220n或220p)的间隙壁111可具有与中间接触图案102直接接触的底面，并且侧向地覆盖间隙壁111
的接点刻蚀停止层112也可具有与中间接触图案102直接接触的底面。在一些实施例中，各个半导体装置100b的栅极结构(220n或220p)可具有大于通道层104的侧向尺寸104l的最大侧向尺寸。举例来说，栅极金属层224的侧向尺寸224l(例如顶部宽度或底部宽度)大于通道层104的侧向尺寸104l。在一些实施例中，设置在通道层104和中间接触图案102上的栅极结构(220n或220p)可包括矩形(或正方形)剖面。举例来说，栅极结构(220n或220p)具有平面的底面220b，其中底面220b的内部部分与通道层104重叠(或直接接触)，底面220b的外部部分与环绕通道层104的中间接触图案102侧向地重叠(或直接接触)。
157.图37和38示出了根据各种实施例的在半导体衬底上形成的各种半导体装置的示意性剖视图。应当注意的是，相同的附图标号指代与上述图18和36中所讨论的那些相同的组件。
158.参照图37并参照图18，多个半导体装置(例如晶体管)100c可形成在半导体衬底11上方。半导体装置100c可类似于图18中所示的半导体装置100a，除了各个半导体装置100c可不具有插设于底部介电层12和中间接触图案102之间的下绝缘层101。举例来说，半导体装置100c包括侧向地覆盖间隙壁111的栅极结构(120n或120p)，间隙壁111被接点刻蚀停止层112侧向地覆盖，接点刻蚀停止层112和下伏的上绝缘图案103和中间接触图案102被接点金属131侧向地覆盖，其中接点金属131可作为源极/漏极金属。栅极结构(120n或120p)可具有着落在通道层104上的突出底部部分以及上覆于上绝缘图案103的外围底部部分。上绝缘图案103可覆盖中间接触图案102的顶面。举例来说，在第一区11n(或第二区11p)上的各个半导体装置100c的中间接触图案102与底部介电层12直接接触，被中间接触图案102侧向地包围的通道层104也可与底部介电层12直接接触。
159.参照图38并参照图18和36，多个半导体装置(例如晶体管)100d可形成在半导体衬底11之上。半导体装置100d可类似于图36中所示的半导体装置100b，除了各个半导体装置100d可包括上覆于底部介电层12的下绝缘层101。通道层104和侧向地环绕通道层104的中间接触图案102可设置在下绝缘层101的顶面上。举例来说，半导体装置100d包括被间隙壁111侧向地覆盖的栅极结构(220n或220p)，间隙壁111被接点刻蚀停止层112侧向地覆盖，接点刻蚀停止层112和下伏的中间接触图案102和下绝缘层101被接点金属131侧向地覆盖，其中接点金属131可作为源极/漏极金属。各个栅极结构(220n或220p)的底面可直接连接到通道层104和侧向地环绕通道层104的中间接触图案102。
160.图39-57示出了根据一些实施例的在半导体衬底上制造半导体装置的制造方法的各个阶段的示意性剖视图。除非另有说明，否则这些实施例中的构件的材料和形成方法与在图1-38所示的实施例中用相同的附图标号表示的类似构件基本相同。
161.参照图39并参照图1，底部介电层12在第一区11n和第二区11p都覆盖在半导体衬底11的第一表面11a上。在一些实施例中，在底部介电层12上依序形成下绝缘层201、通道材料层2041及上绝缘材料2031。下绝缘层201和上绝缘材料2031的形成和材料可类似于图1中描述的下绝缘材料1011和上绝缘材料1031。根据一些实施例，可省略下绝缘层201及/或上绝缘材料2031。通道材料层2041可包括2d材料并可藉由转移工艺设置在下绝缘层201上。合适的通道材料层2041的示例包括一些tmd单层，例如mos2、ws2、wse2等。下绝缘层201的厚度201t和上绝缘材料2031的厚度203t可在约0.5nm到约50nm的范围内。通道材料层2041的厚度2041t可在约0.5nm到约10nm的范围内。在一些实施例中，厚度2041t大于厚度201t(及/或
厚度203t)。
162.参照图40并参照图2，虚设结构910可形成在半导体衬底11的第一区11n和第二区11p两者之上，并且形成第一沟渠910t以将虚设结构910在空间上彼此分开。虚设结构910和第一沟渠910t可类似于图2中所描述的虚设结构910和第一沟渠910t。举例来说，各个虚设结构910包括第一介电层912、半导体层914、刻蚀停止层916和第二介电层918的叠层。在一些实施例中，各个虚设结构910的第一介电层912与上绝缘材料2031直接接触。
163.参照图41并参照图40，间隙壁膜1111可形成在第一区11n和第二区11p两者上的虚设结构910的侧壁910s上。在一些实施例中，间隙壁膜1111的材料和形成工艺与图3中所描述的间隙壁膜1111相似。在一些实施例中，间隙壁膜1111包括金属基氧化物材料，例如wo
x
、moo
x
等。接着，可藉由刻蚀工艺或任何合适的技术去除各个第一沟渠910t中的上绝缘材料2031的部分和位于上绝缘材料2031的部分之下的通道材料层2041的部分。此后，下绝缘层201中的顶面201a在第一沟渠910t’中被可触及地显露出来。上绝缘材料图案2032中的内部侧壁203s和通道材料图案2042中的内部侧壁204s被可触及地显露出来并可大致上相互齐平。
164.参照图42-43并参照图41，第一牺牲材料9231’可共形地形成在下绝缘层201上的剩余结构上，并且也共形地形成在第一区11n和第二区11p两者上的第一沟渠910t’中。第一牺牲材料9231’的材料和形成可类似于图7中所描述的第二牺牲材料9231。接着，可形成第二牺牲掩模层9241’以覆盖在第一区11n上的第一牺牲材料9231’的部分并填满在第一区11n上的第一沟渠910t’。第二牺牲掩模层9241’的材料和形成可类似于图8中所描述的第一牺牲掩模层9241。随后，可藉由刻蚀工艺或任何合适的技术去除在第二区11p上的第一牺牲材料9231’中的部分。虚设结构910和在第二区11p上的第一沟渠910t’内的下绝缘层201的顶面201a可被以可触及的方式显露出来。
165.参照图44并参照图43，第一接点材料层232形成在第二区11p上的第一沟渠910t’内的下绝缘层201上。举例来说，去除形成在第一区11n上的第二牺牲掩模层9241’，然后进行外延生长工艺以在第二区11p上的第一沟渠910t’内形成第一接点材料层232。第一接点材料层232可以是或可包括半金属tmd材料或金属2d材料。合适的第一接点材料层232的示例包括mos2、mo
x
ny(例如mo5n6)、ptse2等。在一些实施例中，第一接点材料层232包括金属膜(ti、tin、pt等)并可藉由ald或任何合适的沉积工艺形成。举例来说，各个第一沟渠910t’中的第一接点材料层232与下绝缘层201的顶面201a、上绝缘材料图案2032的内部侧壁203s以及通道材料图案2042的内部侧壁204s直接接触。各个第一接点材料层232的厚度232t可在约1nm至约20nm的范围内。
166.参照图45-46并参照图44，在第二区11p上形成第一接点材料层232之后，可藉由刻蚀或任何合适的去除工艺来去除留在第一区11n上的第一牺牲材料9231’。接着，第一牺牲材料9231”可共形地形成在剩余结构上并形成在半导体衬底11的第一区11n和第二区11p两者之上的第一沟渠910t’内。第一牺牲材料9231”的形成和材料可与第一牺牲材料9231’相似。举例来说，第一牺牲材料9231”中的一部分形成在第一区11n上的第一沟渠910t’中，以覆盖下绝缘层201和间隙壁膜1111，并且第一牺牲材料9231”的另一部分形成在第二区11p上的第一沟渠910t’中，以覆盖第一接点材料层232和间隙壁膜1111。
167.参照图47并参照图46，可在第二区11p上形成第二牺牲掩模层9241”以覆盖第一牺
牲材料9231”的部分并填满在第二区11p上的第一沟渠910t’。第二牺牲掩模层9241”的材料和形成可类似于图8中所描述的第一牺牲掩模层9241。随后，可藉由刻蚀工艺或任何合适的技术去除在第一区11n上的第一牺牲材料9231”中的部分。在第一区11n上，虚设结构910、在第一沟渠910t’内的下绝缘层201的顶面201a、上绝缘材料图案2032的内部侧壁203s以及通道材料图案2042的内部侧壁204s可被以可触及的方式显露出来。
168.参照图48-49并参照图47，第一接点材料层232可形成在第一区11n上的第一沟渠910t’内的下绝缘层201上。举例来说，去除形成在第二区11p上的第二牺牲掩模层9241”，然后进行外延生长工艺以在第一区11n上的第一沟渠910t’内形成第一接点材料层232。在第一区11n上的第一接点材料层232可与下绝缘层201的顶面201a、上绝缘材料图案2032的内部侧壁203s以及通道材料图案2042的内部侧壁204s直接接触。在第一区11n上的第一接点材料层232可与在第二区11p上的第一接点材料层232相同或相似。在第一区11n上的第一接点材料层232的合适的例子包括mos2、mo4n5等。做为另一种选择，第一接点材料层232包括金属膜(ti、tin、pt等)并可藉由ald或任何合适的沉积工艺形成。在一些实施例中，在第一区11n上的第一沟渠910t’内形成第一接点材料层232之后，可藉由刻蚀或任何合适的去除工艺来去除在第二区11p上的第一牺牲材料9231”，如图49所示。
169.参照图50并参照图4，接点刻蚀停止材料1121可形成在半导体衬底11上方的剩余结构上，然后第一牺牲材料9221可形成在接点刻蚀停止材料1121上。接点刻蚀停止材料1121可共形地形成在第一区11n和第二区11p上的第一沟渠910t’内的虚设结构910、间隙壁膜1111和第一接点材料层232上。第一牺牲材料9221可形成在接点刻蚀停止材料1121上并填满在第一区11n和第二区11p上的第一沟渠910t’。接点刻蚀停止材料1121和第一牺牲材料9221的形成和材料可类似于图4中所描述的接点刻蚀停止材料1121和第一牺牲材料9221。
170.参照图51-52并参照图50和图5-6，可执行一或数个平坦化工艺(例如cmp、研磨、刻蚀、其组合等)以形成具有半导体层914的各个虚设结构910’，所述虚设结构910’带有被以可触及方式暴露出来的顶面914t。平坦化工艺可类似于图5中所描述的工艺。在一些实施例中，对第一牺牲材料9221执行第一平坦化工艺，直到刻蚀停止层916的顶面被可触及地显露出来，然后可对刻蚀停止层916执行第二平坦化工艺，直到各个虚设结构910’的半导体层914的顶面914t被可触及地显露出来。间隙壁膜1111、接点刻蚀停止材料1121和第一牺牲材料9221的剩余的部分可分别被视为间隙壁111、接点刻蚀停止膜112’和第一牺牲层922。在一些实施例中，间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面与半导体层914中的顶面914t在工艺变化范围内是大致上齐平的(例如是共面的)。接着，可藉由一或数个刻蚀工艺去除虚设结构910’以形成第二沟渠920t。虚设结构910’的去除可类似于图6中所描述的工艺。此后，在第一区11n和第二区11p上的第二沟渠920t内的上绝缘材料图案2032的顶面可以可触及的方式被显露出来。
171.参照图53并参照图52，在第一区11n和第二区11p两者上的各个第二沟渠920t’内的上绝缘材料图案2032的部分可藉由刻蚀或任何合适的工艺去除以形成上绝缘图案203。在一些实施例中，在第一区11n和第二区11p上的位于上绝缘材料图案2032的所述部分下的通道材料图案2042的部分可藉由干式刻蚀(例如原子层刻蚀(atomic layer etching，ale)等)来移除，以使通道材料图案2042的顶面凹陷，从而形成具有u形剖面的通道图案204。
172.在一些实施例中，通道图案204包括第一部分204c和连接到第一部分204c的第二部分204p。举例来说，第一部分204c是通道图案204的中心部分，而第二部分204p是围绕中心部分的通道图案204的外围部分。鉴于其最终结构，第一部分204c可被视为栅极下部分(under-gate portion)，而第二部分204p可被视为间隙壁下部分(under-spacer portion)。如图53所示，第二部分204p的内部侧壁和第一部分204c的平坦的顶面被可触及地暴露出来。第一部分204c的第一厚度thk1的范围从约0.5nm到约50nm。直接位于上绝缘图案203下方的第二部分204p的第二厚度thk2大于第一部分204c的第一厚度thk1。举例来说，第二厚度thk2的范围从约0.5nm到约50nm。在一些实施例中，第一部分204c包括至少一个单层，并且第一厚度thk1是非零的。第二厚度thk2和第一厚度thk1之间的差值thk21可以是至少一个单层的厚度。根据产品需求，通道图案204的第一部分204c和第二部分204p的厚度可有所不同。
173.参照图54并参照图53，栅极材料结构(2201n和2201p)可分别形成在第一区11n和第二区11p上的第二沟渠920t’中。各个栅极材料结构(2201n或2201p)可直接在通道图案204的第一部分204c上并被通道图案204的第二部分204p侧向地覆盖。通道图案204的最大宽度(或底部宽度)204w可大于上覆于栅极材料结构(2201n或2201p)的最大宽度(或底部宽度)220w。举例来说，在第一区11n上的各个栅极材料结构2201n包括界面材料2211、毯覆地形成在界面材料2211上的栅极介电材料2221、毯覆地形成在栅极介电材料2221上的第一功函数材料2231n、以及形成在第一功函数材料2231n上并填满对应的第二沟渠920t’的栅极材料2241。在第二区11p上的各个栅极材料结构2201p可类似于在第一区11n上的栅极材料结构2201n，只是第一功函数材料2231n被替换为不同于第一功函数材料2231n的第二功函数材料2231p。栅极材料结构(2201n和2201p)的材料和形成可类似于图33中所描述的栅极材料结构的材料和形成。
174.参照图55并参照图54，可部分地去除各个栅极材料结构(2201n和2201p)的顶部部分以形成栅极结构(220n和220p)，并且被去除的区域可成为被间隙壁111包围的凹陷920r。在第一区11n上的各个栅极结构220n可包括衬在上绝缘图案203的内部侧壁、通道图案204的第二部分204p的内部侧壁和通道图案204的第一部分204c的顶面上的界面层221。栅极结构220n的栅极介电层222可形成在界面层221上，第一功函数层223n可形成在栅极介电层222上，栅极金属层224可形成在第一功函数层223n上。在第二区11p上的各个栅极结构220p可与在第一区11n上的栅极结构220n相似，只是第一功函数层223n换成了第二功函数层223p。接着，介电层113可形成在各个栅极结构(220n和220p)的顶面上并填满凹陷920r。可执行平坦化工艺以去除多余的材料。介电层113的顶面113t可与间隙壁111、接点刻蚀停止膜112’和第一牺牲层922的顶面大致上齐平(例如共面)。栅极结构(220n和220p)的形成和介电层113的形成可类似于图34中所描述的工艺。
175.参照图56并参照图55，第一牺牲层922和连接到第一牺牲层922的接点刻蚀停止膜112’的一部分可藉由一或数个刻蚀工艺来去除，以形成在第一区11n和第二区11p上的接触孔925h。举例来说，在刻蚀工艺中去除接点刻蚀停止膜112’中的所述部分以形成具有倾斜侧壁的接点刻蚀停止层112。在刻蚀之后，可以可触及的方式显露出在各个接触孔925h中的第一接点材料层232的顶面232a。接触孔925h的形成可类似于图35中所描述的工艺。
176.参照图57并参照图56，第二接点材料层234和接触插栓236可依序地形成在第一区
11n和第二区11p两者上的各个接触孔925h中。在一些实施例中，第二接点材料层234共形地形成在接点刻蚀停止层112的侧壁和第一接点材料层232的顶面232a上。第二接点材料层234可类似于前面段落中所提到的接点金属。在一些实施例中，第二接点材料层234作为阻挡金属。合适的第二接点材料层234的示例包括ni、ti、tin、tas
x
、ru、其组合等。在形成第二接点材料层234之后，接触插栓236可填满接触孔925h的剩余空间。合适的接触插栓236的示例包括w、ru、cu、其组合等。
177.第二接点材料层234和接触插栓236的形成工艺可类似于图36中所描述的工艺。可执行平坦化工艺以去除多余的材料。第一接点材料层232的最大宽度(或顶部/底部宽度)232w可大于第二接点材料层234的最大宽度(或底部宽度)234w。第一接点材料层232的最大宽度232w可大于接触插栓236的最大宽度(或顶部宽度)236w。在一些实施例中，第一接点材料层232、上覆于第一接点材料层232的第二接点材料层234、以及形成在第二接点材料层234上的接触插栓236统称为接触件结构230a。随着工艺前进到此，多个半导体装置(例如晶体管)100e形成在半导体衬底11之上。
178.半导体装置100e包括形成在两个相邻的接触件结构230a之间的栅极结构(220n或220p)，其中这两个相邻的接触件结构230a可作为源极/漏极接触件，并且第一接点材料层232与通道图案204侧向且直接接触。半导体装置100e中的通道图案204包括由多层的2d材料所形成的第二部分204p，其有利于扩大避免损坏通道区的工艺裕度(process window)、降低间隙壁下的电阻以及增加在半导体装置中的接触面积。半导体装置100e的接触件结构230a的第一接点材料层232与通道图案204的第二部分204p直接接触，其中第一接点材料层232包括金属(或半金属)2d材料，这有助于通道区和接触件区之间更好的接合并提供改善的电气性能。
179.图58、59和60示出了根据各种实施例的在半导体衬底上形成的各种半导体装置的示意性剖视图。应注意的是，相同的附图标号指代与上述图57中所讨论的那些相同的组件，并且为简洁起见而不再重复半导体装置的细节。
180.参照图58并参照图57，多个半导体装置(例如晶体管)100f可形成在半导体衬底11之上。半导体装置100f可类似于图57中所示的半导体装置100e，除了各个接触件结构230b包括位于第二接点材料层234下方的第三接点材料层233。第三接点材料层233可插设在第一接点材料层232和第二接点材料层234之间，也可插设在接点刻蚀停止层112和第二接点材料层234之间。举例来说，第三接点材料层233形成在第一接点材料层232的顶面232a和接点刻蚀停止层112的侧壁上。在一些实施例中，第一接点材料层232、第二接点材料层234和第三接点材料层233是不同的材料。合适的第三接点材料层233的示例包括石墨烯或有助于降低接触电阻的其他合适的材料。举例来说，对接触孔进行石墨烯的全局生长(global growth)以形成第三接点材料层233，然后第二接点材料层234可共形地形成在第三接点材料层233上。随后，可在第二接点材料层234上形成接触插栓236以填满接触孔的剩余空间。
181.参照图59并参照图58，多个半导体装置(例如晶体管)100g可形成在半导体衬底11之上。半导体装置100g可类似于图58中所示的半导体装置100f，除了各个接触件结构230c包括仅插设在第二接点材料层234和第一接点材料层232之间的第三接点材料层233’。举例来说，对接触孔进行石墨烯的选择性生长，以在第一接点材料层232的顶面上形成第三接点材料层233’，然后第二接点材料层234可共形地形成在接触孔中以覆盖接点刻蚀停止层112
random access memory，sram)装置、磁阻式随机存取内存(magnetoresistive random access memory，mram)等。做为另一种选择，存储单元结构100m被省略或可用其他类型的电气装置代替，因此本文中的存储单元结构100m以虚线示出以表示它可能存在(或可能不存在)在半导体结构10中。
187.半导体结构10可包括进行外部连接的至少一个接触垫15，例如铝垫。半导体结构10可包括形成在内连线结构14和接触垫15的部分上的钝化层16。钝化层16可包括氧化硅、氮化硅、氧氮化硅等或其组合中的一或多个层。在一些实施例中，半导体结构10包括着落在接触垫15上的导电端子17以用于进一步的电气连接。举例来说，导电端子17的底部部分17a，例如由金属(如铜)或金属合金形成的导电柱，其延伸穿过钝化层16以与接触垫15接触。导电端子17可选地包括设置在底部部分17a上并包括与下面的底部部分17a不同的材料(例如焊料材料)的顶盖部分17b。
188.应当注意的是，半导体装置100a可替换为在本公开的其他地方讨论的半导体装置(例如图36中的100b、图37中的100c、图38中的100d、图57中的100e、图58中的100f、图59中的100g、图60中的100h、其组合)。在一些实施例中，半导体结构10被实现为集成电路管芯，例如逻辑管芯(如中央处理单元(central processing unit，cpu)、图形处理单元(graphics processing unit，gpu)、系统上芯片(system-on-a-chip，soc)、应用处理器(application processor，ap)、微控制器等)、内存管芯(例如dram管芯、sram管芯等)、电源管理管芯(例如电源管理集成电路(power management integrated circuit，pmic)管芯)、射频(radio frequency，rf)管芯、感测管芯、微机电系统(micro-electro-mechanical-system，mems)管芯、信号处理管芯(例如数字信号处理(digital signal processing，dsp)管芯)、前端管芯(例如模拟前端(analog front-end，afe)管芯)等或其组合。在一些实施例中，半导体结构10是中介物的一部分、集成电路封装的一部分等。
189.根据一些实施例，晶体管包括栅极结构、下伏于栅极结构并包括2d材料的通道层、侧向地与栅极结构隔开并侧向地设置在通道层旁边的源极/漏极接触件、以及侧向地插设在栅极结构和源极/漏极接触件之间的间隙壁。在一些实施例中，晶体管还包括侧向地与通道层邻接并设置在间隙壁和栅极结构下方的中间接触图案，源极/漏极接触件与中间接触图案侧向地邻接，中间接触图案包括另一种2d材料。在一些实施例中，通道层包括第一部分和第二部分连接到第一部分，下伏于栅极结构的第一部分有第一厚度，其小于在间隙壁下方的第二部分的第二厚度。在一些实施例中，源极/漏极接触件中的每一个包括侧向地与通道层邻接的第一接点材料层和设置在第一接点材料层上的第二接点材料层，其中第一接点材料层包括半金属2d材料。在一些实施例中，第一接点材料层包括大于第二接点材料层的最大宽度的最大宽度。在一些实施例中，源极/漏极接触件中的每一个还包括插设于第一接点材料层和第二接点材料层之间的第三接点材料层，并且第三接点材料层的材料与第一接点材料层和第二接点材料层的材料不同。
190.根据一些实施例，半导体装置包括与栅极结构、侧向地与栅极结构隔开的源极/漏极接触件、下伏于栅极结构的内部部分的通道层，以及下伏于栅极结构的外部部分并与通道层邻接的中间接触图案。中间接触图案中的内部侧壁与通道层接触，中间接触图案中的外部侧壁与源极/漏极接触件接触，中间接触图案包括第一2d材料。
191.在一些实施例中，通道层包括不同于第一2d材料的第二2d材料。在一些实施例中，
栅极结构的最大侧向尺寸大于通道层的最大侧向尺寸。在一些实施例中，栅极结构包括具有着落在通道层上的突出底部部分的t形剖面。在一些实施例中，半导体装置还包括插设于中间接触图案和栅极结构的外部部分之间的上绝缘图案。在一些实施例中，半导体装置还包括下伏于中间接触图案和通道层的下绝缘层，下绝缘层的侧壁与源极/漏极接触件接触。在一些实施例中，栅极结构的外部部分与中间接触图案的顶面直接接触。
192.根据一些替代实施例，半导体结构包括半导体衬底、设置在半导体衬底上方的晶体管以及上覆于半导体衬底的底部介电层。晶体管包括栅极结构、下伏于栅极结构的通道层、下伏于栅极结构并侧向地与通道层邻接的中间接触图案、以及与中间接触图案侧向地耦接的源极/漏极接触件。中间接触图案包括第一2d材料，底部介电层将通道层和中间接触图案与半导体衬底分开。
193.在一些实施例中，栅极结构的内部部分与通道层重叠，栅极结构的外部部分与中间接触图案重叠。在一些实施例中，栅极结构的栅极金属层的顶部宽度大于通道层的顶部宽度。在一些实施例中，通道层包括不同于第一2d材料的第二2d材料。在一些实施例中，晶体管还包括上覆于中间接触图案并侧向地覆盖栅极结构的突出底部部分的上绝缘图案。在一些实施例中，栅极结构的底面是大致上平面的并与通道层和中间接触图案直接接触。在一些实施例中，半导体结构还包括设置在半导体衬底之上的内连线结构，内连线结构的介电层覆盖晶体管，内连线结构中的金属化图案与晶体管电性耦合。
194.根据一些替代实施例，一种半导体结构的制造方法至少包括以下步骤。具有间隙的中间接触图案形成在上覆于半导体衬底的底部介电层上，其中中间接触图案包括第一2d材料。在中间接触图案的间隙中形成通道层。在通道层和中间接触图案上形成栅极结构，在底部介电层上形成源极/漏极接触件以侧向地与中间接触图案耦接。
195.在一些实施例中，制造方法还包括在底部介电层上形成一层第一2d材料；在第一2d材料的该层上的虚设结构的侧壁上形成间隙壁；在形成间隙壁之后移除虚设结构；以及去除第一2d材料的该层中的部分以形成具有间隙的中间接触图案，其中第一2d材料的该层中的该部分在去除虚设结构之后被可触及地暴露出来。在一些实施例中，形成通道层包括执行选择性生长工艺以在中间接触图案的间隙中形成第二2d材料，其中第二2d材料不同于第一2d材料。在一些实施例中，制造方法还包括在底部介电层上形成一层的第一2d材料；在第一2d材料的该层上形成一层上绝缘材料；以及去除上绝缘材料的一部分和下伏于上绝缘材料的所述部分的第一2d材料，以分别形成上绝缘图案和下伏于上绝缘图案的中间接触图案。
196.在一些实施例中，形成栅极结构包括在上绝缘图案和通道层上依序形成栅极材料结构层，其中栅极材料结构层的底部部分着落在通道层上并侧向地被上绝缘图案包围。在一些实施例中，形成栅极结构包括直接在中间接触图案和通道层的顶面上形成界面层；以及在界面层上依序形成栅极介电层、功函数层与栅极金属层。在一些实施例中，半导体衬底包括n型场效晶体管(fet)区和p型fet区，以及形成中间接触图案和通道层包括在n型fet区和p型fet区上形成一层第一2d材料；去除部分的第一2d材料以在p型fet区上形成中间接触图案的间隙；在p型fet区上的中间接触图案的间隙中形成第二2d材料，而n型fet区仍然被第一2d材料覆盖；去除第一2d材料的另一部分以在n型fet区上形成具有间隙的中间接触图案；以及在n型fet区上的中间接触图案的间隙中形成第二2d材料，其中中间接触图案的内
部侧壁与第二2d材料接触，并且在形成源极/漏极接触件之后，中间接触图案中的外部侧壁与源极/漏极接触件接触。
197.最后应说明的是：以上各实施例仅用以说明本实用新型的实施例的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型的实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型的实施例各实施例技术方案的范围。